The OpenRISC 1200 is an implementat

The OpenRISC 1200 is an implementation of OpenRISC 1000 processor family.
The OR1200 is a 32-bit scalar RISC with Harvard microarchitecture, 5 stage integer pipeline, virtual memory support (MMU) and basic DSP capabilities.
Default caches are 1-way direct-mapped 8KB data cache and 1-way direct-mapped 8KB instruction cache, each with 16-byte line size. Both caches are physically tagged. By default MMUs are implemented and they are constructed of 64-entry hash based 1-way direct-mapped data TLB and 64-entry hash based 1-way direct-mapped instruction TLB. Supplemental facilities include debug unit for real-time debugging, high resolution tick timer, programmable interrupt controller and power management support.
General Microarchitecture
Central CPU/DSP block
IEEE 754 compliant single precision FPU
Direct mapped data cache
Direct mapped instruction cache
Data MMU based on hash-based DTLB
Instruction MMU based on hash-based ITLB
Power management unit and power management interface
Tick timer
Debug unit and development interface
Interrupt controller and interrupt interface
Instruction and Data WISHBONE B3 compliant interfaces

Результаты (русский) 1:

OpenRISC 1200 является реализацией семейства процессоров OpenRISC 1000.OR1200 является 32-битный скалярный RISC с Гарвардского микроархитектуры, 5 этап целочисленного конвейера, поддержка виртуальной памяти (MMU) и базовых возможностей DSP.1-способ прямого сопоставления 8 КБ кэш данных и 1-способ прямого сопоставления 8 КБ кэш инструкций, каждый с линии 16-байтовый размер кэша по умолчанию. Обоих кэшей физически меткой. По умолчанию реализованы MMU и они построены 64-вход хэш на основе 1-способ прямого сопоставления данных TLB и 64-вход хэш на основе 1-способ прямого сопоставления инструкция TLB. Дополнительные удобства включают в себя блок отладки для отладки в реальном времени, высоким разрешением клеща таймер, программируемый контроллер прерываний и поддержку управления питанием.Генеральный микроархитектураЦентральный блок процессора/DSPIEEE 754 совместимый одинарной точности FPUПрямые сопоставленных данных кэшаКэш непосредственно сопоставленный инструкцийДанные MMU, основанный на хэш основанный DTLBИнструкция MMU, основанный на хэш основанный ITLBБлок управления и интерфейса управления питаниемТика таймераОтладки модульного и разработки интерфейсаКонтроллер прерываний и прерываний интерфейсИнструкции и данных WISHBONE B3 совместимые интерфейсы

Результаты (русский) 2:

OpenRISC 1200 реализация OpenRISC 1000 процессоров семейства.
OR1200 это 32-разрядная скалярное RISC с Гарвардским микроархитектуры, 5 этап целого трубопровода, поддержка виртуальной памяти (MMU) и базовых возможностей DSP.
По умолчанию кэши 1-способ прямого отображения Кэш 8 КБ данных и 1-путь кэша прямого отображения инструкция 8KB, каждый с 16-байт размера линии. Оба кэша физически помечены. По умолчанию Блоки управления памятью реализованы, и они построены из 64-запись хэш основе 1-способ прямого отображения данных TLB и 64-входа хэш основе 1-способ прямого отображения команд TLB. Дополнительные удобства включают отладки устройство в режиме реального времени отладки, тик таймера высокого разрешения, программируемый контроллер прерываний и поддержка управления питанием.
Общая Микроархитектура
Центральный процессор / DSP блок
IEEE 754 совместимых одинарной точности FPU
прямым отображением данных в кэш
прямого отображения команд кэш
MMU данных на основе хэш базирующиеся DTLB
Инструкция ММУ на основе на основе хэш-ITLB
блока управления электропитанием и интерфейс управления питания
Тик таймера
блок отладки и интерфейс разработки
контроллера прерываний и прерывания интерфейса
команд и данных поперечных рычагах B3 совместимые интерфейсы

Результаты (русский) 3:

в openrisc 1200 является осуществление openrisc 1000 процессора семейства.
в or1200 является 32 - скалярная RISC с гарвардским микроархитектура, 5 этап целое трубопровода, виртуальной памяти, поддержку (MMU) и основных DSP возможностей.
по умолчанию являются прямым карты 1-way тайников 8kb данные кэша и 1-way прямым карты 8kb инструкции кэш, каждая из которых 16 байт размер строки.обоих тайников физически метки.по умолчанию mmus осуществляются, и они будут построены 64 въезд на карту данные 1-way хэш непосредственно TLB и 64 1-way прямой карты на въезд - инструкция зст.дополнительные услуги включают отладка подразделение для отладки в режиме реального времени, высокое разрешение - таймер, контроллер прерываний и власть управленческой поддержки.

центрального процессора генеральной микроархитектура / DSP блок.IEEE 754 требованиям одинарной точности FPU
прямым карты кеш
прямым карты инструкции кэш
данные MMU на основе хеш - на dtlb
инструкции MMU на основе хеш - на сектор
власти управления и власти интерфейс управления
тик таймер
отладка группы и развитие взаимодействия
контроллер прерываний и прерывать интерфейс
инструкции и данные попрошайка B3 соответствующих интерфейсов