General DescriptionThe ProASICPLUS

General Description
The ProASICPLUS family of devices, Actel’s second generation Flash FPGAs, offers enhanced performance over Actel’s ProASIC family. It combines the advantages of ASICs with the benefits of programmable devices through nonvolatile Flash technology. This enables engineers to create high-density systems using existing ASIC or FPGA design flows and tools. In addition, the ProASICPLUS family offers a unique clock conditioning circuit based on two on-board phase-locked loops (PLLs). The family offers up to one million system gates, supported with up to 198 kbits of two-port SRAM and up to 712 user I/Os, all providing 50 MHz PCI performance. Advantages to the designer extend beyond performance. Unlike SRAM-based FPGAs, four levels of routing hierarchy simplify routing, while the use of Flash technology allows all functionality to be live at powerup. No external boot PROM is required to support device programming. While on-board security mechanisms prevent access to the program information, reprogramming can be performed in-system to support future design iterations and field upgrades. The device’s architecture mitigates the complexity of ASIC migration at higher user volume. This makes ProASICPLUS a costeffective solution for applications in the networking, communications, computing, and avionics markets. The ProASICPLUS family achieves its nonvolatility and reprogrammability through an advanced Flash-based 0.22 μm LVCMOS process with four layers of metal. Standard CMOS design techniques are used to implement logic and control functions, including the PLLs and LVPECL inputs. This results in predictable performance compatible with gate arrays. The ProASICPLUS architecture provides granularity comparable to gate arrays. The device core consists of a Sea-of-Tiles™. Each tile can be configured as a flip-flop, latch, or three-input/one-output logic function by programming the appropriate Flash switches. The combination of fine granularity, flexible routing resources, and abundant Flash switches allow 100% utilization and over 95% routability for highly congested designs. Tiles and larger functions are interconnected through a four-level routing hierarchy. Embedded two-port SRAM blocks with built-in FIFO/RAM control logic can have user-defined depths and widths. Users can also select programming for synchronous or asynchronous operation, as well as parity generations or checking. The unique clock conditioning circuitry in each device includes two clock conditioning blocks. Each block provides a PLL core, delay lines, phase shifts (0° and 180°), and clock multipliers/dividers, as well as the circuitry needed to provide bidirectional access to the PLL. The PLL block contains four programmable frequency dividers which allow the incoming clock signal to be divided by a wide range of factors from 1 to 64. The clock conditioning circuit also delays or advances the incoming reference clock up to 8 ns (in increments of 0.25 ns). The PLL can be configured internally or externally during operation without redesigning or reprogramming the part. In addition to the PLL, there are two LVPECL differential input pairs to accommodate high-speed clock and data inputs. To support customer needs for more comprehensive, lower-cost, board-level testing, Actel’s ProASICPLUS devices are fully compatible with IEEE Standard 1149.1 for test access port and boundary-scan test architecture. For more information concerning the Flash FPGA implementation, please refer to the "Boundary Scan (JTAG)" section on page 1-11. ProASICPLUS devices are available in a variety of highperformance plastic packages. Those packages and the performance features discussed above are described in more detail in the following sections.

Результаты (русский) 1:

Общее описаниеProASICPLUS семейство устройств, Actel второе поколение Flash ПЛИС, предлагает повышенную производительность Actel в ProASIC семьи. Он сочетает в себе преимущества ASICs с преимуществами программируемых устройств через энергонезависимой флэш-технологии. Это позволяет инженерам для создания высокой плотности систем, с помощью существующих инструментов и ASIC или FPGA дизайн потоков. Кроме того Семья ProASICPLUS предлагает уникальные часы кондиционирования цепи, основанный на двух бортовых фаза-автоподстройкой (ФАПЧ). Семья предлагает до одного миллиона системы ворот, поддерживаемых с до 198 Кбит двух порт SRAM и до 712 пользователь ввода-вывода, все обеспечивая производительность 50 МГц PCI. Преимущества для дизайнера выходят за пределы производительности. В отличие от SRAM-основе ПЛИС четыре уровня иерархии маршрутизации упростить маршрутизацию, в то время как использование технологии Flash позволяет все функциональные возможности могут жить на powerup. Не внешние загрузочный PROM требуется для поддержки программирования устройства. В то время как бортовые безопасности механизмы предотвращения доступа к информации программы, перепрограммирование может быть осуществляется в системы для поддержки будущего дизайна итераций и область обновления. Архитектура устройства уменьшает сложность ASIC миграции при высоком уровне громкости пользователя. Это делает ProASICPLUS экономичное решение для приложений в сети, связь, вычислений и авионики рынков. Семья ProASICPLUS достигает его nonvolatility и reprogrammability через расширенный на базе флэш-0,22 мкм LVCMOS процесс с четырьмя слоями металла. Стандартный дизайн КМОП, что методы используются для реализации логики и управления функции, включая ФАПЧ и LVPECL материалов. Это приводит к предсказуемой производительности совместим с вентильные матрицы. ProASICPLUS архитектура обеспечивает гранулярности, сопоставимые с вентильные матрицы. Ядро устройства состоит из моря плитки ™. Каждая плитка можно настроить как триггер, защелки или три ввода/один вывода логику функции путем программирования соответствующие флэш-коммутаторы. Сочетание высокой степенью гранулярности, гибкой маршрутизации ресурсов и обильные флэш-переключатели позволяют использование 100% и более 95% routability сильно перегруженных конструкций. Плитка и больше функций взаимосвязаны через четыре уровня иерархии маршрутизации. Встроенный двух порт SRAM блоков со встроенной логикой управления FIFO/RAM может иметь определяемых пользователем глубины и ширины. Пользователи могут также выбрать программирование для синхронной или асинхронной операции, а также равенства поколений или проверки. Уникальные часы кондиционирования цепи в каждом устройстве включает в себя два блока принадлежности будильник. Каждый блок содержит ядро PLL, линии задержки, фазовых сдвигов (0° и 180°) и часы умножители/делители, а также схемы, необходимо предоставить PLL двунаправленный доступ. PLL блок содержит четыре программируемых частоты разделители, которые позволяют входящий сигнал радиочасов разделить на широкий спектр факторов от 1 до 64. Задержки или перемещает входящие эталонных часов до 8 часов кондиционирования цепи также ns (с шагом 0,25 НС). PLL можно настроить внутренне или внешне во время операции без реорганизации или перепрограммирования часть. В дополнение к PLL есть две LVPECL дифференциальных входных пар для размещения высокоскоростной часы и исходных данных. Для поддержки клиентов потребности для более всеобъемлющего, недорогостоящих, Совет уровень тестирования, Actel в ProASICPLUS устройства полностью совместимы с стандарт IEEE 1149.1 для тестирования доступа к порту и JTAG-тест архитектуры. Для получения дополнительных сведений о реализации Flash FPGA обратитесь к разделу «границы сканирования (JTAG)» на странице 1-11. ProASICPLUS устройства доступны в различных highperformance пластиковых пакетов. Более подробно в следующих разделах описаны эти пакеты и характеристикам, рассмотренных выше.

Результаты (русский) 2:

Общее описание
Семейство ProASICPLUS устройств второго поколения Actel в флэш ПЛИС, предлагает улучшенную производительность по сравнению с семьей ProASIC Actel в. Она сочетает в себе преимущества СБИС с преимуществами программируемых устройств через энергонезависимой флэш-технологии. Это позволяет инженерам создавать системы высокой плотности с использованием существующих ASIC или FPGA потоков дизайн и инструменты. Кроме того, семья ProASICPLUS предлагает уникальную схему часы кондиционирования на основе двух бортовых петель фазовой автоподстройки (ФАП). Семьи предлагает до одного миллиона системных вентилей, поддерживаемых с до 198 кбит двух- порта SRAM и до 712 пользовательского ввода / Os, все обеспечивая 50 МГц производительности PCI. Преимущества для дизайнера выходят за пределы производительности. В отличие SRAM основе ПЛИС, четыре уровня иерархии маршрутизации упрощения маршрутизации, в то время как использование технологии флэш позволяет все функции, чтобы быть живой при включении питания. Никакая внешняя загрузки ПРОМ не требуется для поддержки программирования устройства. В то время как на борту механизмы защиты предотвращают доступ к информации о программе, перепрограммирование может выполняться в-системы для поддержки будущих итераций проектирования и модернизацию в полевых условиях. Архитектура устройства смягчает сложность миграции ASIC при высоком уровне громкости пользователя. Это делает ProASICPLUS экономичное решение для применения в сети, связи, вычислительных и авионики рынках. Семья ProASICPLUS достигает энергонезависимость и перепрограммирования с помощью новейшей базе флэш-процесса 0.22 мкм LVCMOS с четырьмя слоями металла. Стандартные методы CMOS дизайн используются для реализации логических и контрольные функции, в том числе PLLs и LVPECL входов. Это приводит к предсказуемому производительности совместимого с вентильных матриц. Архитектура ProASICPLUS обеспечивает детализацию, сравнимую с вентильных матриц. Ядро Устройство состоит из моря-на-Плитка ™. Каждая плитка может быть сконфигурирован как триггер, защелка, или три-вход / выход один-логическая функция, программируя соответствующие флэш переключатели. Сочетание тонкого детализации, гибких ресурсов маршрутизации, а также обильные флэш переключателей позволяют использование 100% и более 95% маршрутизируемости для высоко загруженных конструкций. Плитка и крупные функции связаны между собой через иерархии маршрутизации четыре уровня. Встроенные два порта SRAM блоки со встроенными FIFO / логики управления ОЗУ может иметь определенные пользователем глубины и ширины. Пользователи также могут выбрать программирование для синхронного или асинхронного режима, а также поколения четности или проверки. Уникальная схема часы Кондиционер в каждом устройстве включает два блока часы кондиционирования. Каждый блок обеспечивает сердечник PLL, линии задержки, фазовые сдвиги (0 ° и 180 °), а тактовые множители / делители, а также схему, необходимую, чтобы обеспечивать двустороннюю доступ к PLL. Блок ФАПЧ содержит четыре программируемых делителей частоты, которые позволяют входящий сигнал синхронизации должен быть разделен на широком диапазоне факторов от 1 до 64. Схема кондиционирования часы также задержек или продвигает входящий опорный тактовый до 8 нс (с шагом 0,25 нс ). PLL может быть сконфигурирован внутренне или внешне во время работы без реорганизации или перепрограммирования часть. В дополнение к PLL, существует два LVPECL дифференциальный вход пары для размещения высокоскоростные синхронизации и данных входов. Для поддержки потребностей клиентов для более полного, более низкой цене, тестирования на уровне печатных плат, ProASICPLUS устройства Actel являются полностью совместимы с IEEE Standard 1149.1 для порта доступа испытания и периферийного сканирования тест архитектуры. Для получения дополнительной информации, касающейся осуществления флэш FPGA, пожалуйста, обратитесь к разделу "периферийного сканирования (JTAG)" на стр 1-11. ProASICPLUS устройства доступны в различных высокопроизводительный пластиковых пакетов. Эти пакеты и эксплуатационные характеристики, рассмотренные выше, описаны более подробно в следующих разделах.